FPGA/CPLD设计工具—Xilinx ISE 5.x使用详解（附CD-ROM光盘一张）——Xil (2008 年度畅销榜NO.14747 )

本书以FPGA/CPLD设计流程为主线，阐述了如何合理利用ISE设计平台集成的各种设计工具，高效地完成FPGA/CPLD的设计方法与技巧。全书在介绍FPGA/CPLD概念和设计流程的基础上，依次论述工程管理与设计输入、仿真、综合、约束、实现与布局布线、配置调试等主要设计步骤在ISE集成环境中的实现方法与技巧。\r\n 本书立足工程实践，结合作者多年工作经验，选用大量典型实例，并配有一定数量的练习题。本书配套光盘收录了所有实例的完整工程目录、源代码、详细操作步骤和使用说明，利于读者边学边练，提高实际应用能力。\r\n 本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体学等专业的教材，也可作为硬件工程师和IC工程师的实用工具书。\r\n

第1章 ISE系统简介 \r\n 1.1 FPGA/CPLD简介 \r\n 1.1.1 FPGA/CPLD的基本原理 \r\n 1.1.2 FPGA/CPLD的特点 \r\n 1.2 FPGA/CPLD的设计流程 \r\n 1.3 ISE系列产品的新特点 \r\n 1.3.1 特点综述 \r\n 1.3.2 ISE 5.x的新增特性 \r\n 1.4 ISE 5.x支持的器件\r\n 1.5 ISE 5.x的系统配置与安装 \r\n 1.5.1 推荐的系统配置 \r\n 1.5.2 ISE 5.x的安装 \r\n 1.6 ISE 5.x的集成工具及其基本功能 \r\n 1.7 常用专有名词解释 \r\n 1.8 小结 \r\n 1.9 问题与思考 \r\n第2章 工程管理器与设计输入工具 \r\n 2.1 ISE工程管理器──Project Navigator \r\n 2.1.1 Project Navigator综述 \r\n 2.1.2 Project Navigator的用户界面 \r\n 2.1.3 使用Project Navigator创建并管理工程 \r\n 2.2 HDL语言的输入工具──HDL Editor \r\n 2.2.1 HDL Editor综述 \r\n 2.2.2 源代码输入的好助手──Language Templates \r\n 2.3 状态机输入工具──StateCAD \r\n 2.3.1 StateCAD综述 \r\n 2.3.2 StateCAD的用户界面 \r\n 2.3.3 使用StateCAD设计状态机 \r\n 2.4 原理图输入工具──ECS \r\n 2.4.1 ECS综述 \r\n 2.4.2 ECS的用户界面 \r\n 2.4.3 使用ECS完成原理图输入设计\r\n 2.4.4 使用ECS进行混合设计的方法 \r\n 2.5 IP核生成工具──CORE Generator \r\n 2.5.1 CORE Generator综述 \r\n 2.5.2 CORE Generator的用户界面\r\n 2.5.3 使用CORE Generator生成IP核的方法与技巧 \r\n 2.6 测试激励生成器──HDL Bencher \r\n 2.6.1 HDL Bencher综述 \r\n 2.6.2 使用HDL Bencher生成测试激励\r\n 2.7 设计结构向导──Architecture Wizard \r\n 2.7.1 Architecture Wizard综述 \r\n 2.7.2 Architecture Wizard使用方法 \r\n 2.8 小结 \r\n 2.9 问题与思考 \r\n第3章 ModelSim仿真工具\r\n 3.1 ModelSim的用户接口\r\n 3.2 ModelSim仿真窗口综述\r\n 3.3 仿真环境的建立\r\n 3.3.1 仿真库的命名\r\n 3.3.2 仿真库文件的手动建立\r\n 3.4 一个简单的仿真示例\r\n 3.4.1 在ModelSim环境下进行仿真\r\n 3.4.2 在ISE集成环境中进行仿真\r\n 3.5 混合VHDL/Verilog仿真 \r\n 3.6 ModelSim中的调试方法\r\n 3.7 使用批处理方式进行仿真\r\n 3.8 波形比较与WLF文件\r\n 3.8.1 创建一个参考的数据集合\r\n 3.8.2 修改源文件重新运行仿真\r\n 3.8.3 进行波形比较\r\n 3.9 SDF时序标注\r\n 3.10 仿真中的代码覆盖率\r\n 3.11 VCD文件\r\n 3.11.1 创建VCD文件\r\n 3.11.2 使用一个VCD文件重新进行仿真\r\n 3.12 问题与思考 \r\n第4章 ISE中集成的综合工具 \r\n 4.1 新兴的高效综合工具──Synplify/Synplify Pro \r\n 4.1.1 Synplify/Synplify Pro 的功能与特点 \r\n 4.1.2 Synplify Pro的用户界面 \r\n 4.1.3 Synplify Pro综合流程 \r\n 4.1.4 Synplify Pro的其他综合技巧 \r\n 4.2 Xilinx最早的合作伙伴──Synopsys综合工具 \r\n 4.2.1 设计流程 \r\n 4.2.2 FE综合优化过程 \r\n 4.2.3 FST操作说明 \r\n 4.3 Xilinx内嵌的综合工具──XST \r\n 4.3.1 XST综述 \r\n 4.3.2 XST综合属性设置 \r\n 4.3.3 使用XST的综合流程 \r\n 4.4 全局时钟与第二全局时钟资源\r\n 4.4.1 全局时钟资源简介 \r\n 4.4.2 常用的与全局时钟资源相关的Xilinx器件原语 \r\n 4.4.3 Xilinx全局时钟资源的使用方法\r\n 4.4.4 使用Xilinx全局时钟资源的注意事项\r\n 4.4.5 第二全局时钟资源\r\n 4.5 小结 \r\n 4.6 问题与思考 \r\n第5章 约束 \r\n第6章 辅助设计工具\r\n第7章 XPower、iMPACT和ChipScope Pro \r\n第8章 模块化设计方法\r\n第9章 融会贯通──“运动计时表”设计\r\n

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