PCI 系统结构(第四版) (汉英对照) (2008 年度畅销榜NO.14184 )

PCI是当今个人计算机在主流总结结构，用于周边设备与计算机中央处理之间的快速通信，是构筑个人计算机的基础。\r\n 本书是对PCI总结规范的全面详细的指南，在美国已边疆修订4版，印刷十余次。\r\n

关于本书\r\nMindshare图书系列\r\n本书的组织\r\n规范变化的标识\r\n注意事项\r\n本书的读者\r\n背景知识\r\n数据类型定义\r\n文件惯例\r\n读者反馈\r\n第 1章 PCI简介\r\n1.1 PCI总线的历史\r\n1.2 PCI总线的特点\r\nl.3 PCI设备与功能\r\n1.4 遵循的技术规范\r\n1.5 如何获得PCI总线技术规范\r\n第2章 PCI总线操作简介\r\n2.1 突发传送\r\n2.2 起动方、目标和代理\r\n2.3 单功能与多功能PCI设备\r\n2.4 PCI总线时钟\r\n2.5 地址段\r\n2.6 声明一个交易\r\n2.7 数据段\r\n2.8 交易过程\r\n2.9 交易完成与总线返回空闲状态\r\n2.10 对非法操作的反应\r\n2.11 绿色机器\r\n第3章 反射波转换简介\r\n3.1 每条电路都是一条传送线\r\n3.2 老方法：人射波转换\r\n3.3 PCI方法：反射波转换\r\n3.4 时钟信号（CLK）\r\n3. 5复 位（ RST＃）与 64位请求（ REQ64＃）信号时序\r\n3.6 减慢时钟可以增加总线长度\r\n第4章 信号组\r\n4.1 简介\r\n4.2 系统信号\r\n4.2.1PCI时钟信号（CLK）\r\n4.2.2 CLKRUN#信号\r\n4.2.3 复位信号(ST＃）\r\n4.3 地址／数据总线、命令总线和字节使能\r\n4.4 防止过大的电流泄漏\r\n4.5 交易控制信号\r\n4.6 仲裁信号\r\n4.7 中断请求信号\r\n4.8 错误报告信号\r\n4.8.1 数据奇偶校验错\r\n4 8 2 系统错\r\n4.9 Cache支持（侦测结果）信号\r\n4. 10 64位扩展信号\r\n4.11 资源锁定\r\n4.12 JTAG／边界扫描信号\r\n4.13 中断请求引脚\r\n4.14 PME＃和3.3Vaux\r\n4.15 边带信号\r\n4.16 信号类型\r\n4.17 设备不能同时驱动和接收一个信号\r\n4.18 中央资源功能\r\n4. 19 负向译码（通过 ISA桥）\r\n4.19.1 背景\r\n4.19.2 调节负向译码器\r\n4. 20 阅读时序图\r\n第 5章 PCI总线仲裁\r\n5.1 仲裁器\r\n5.2 仲裁算法\r\n5.3 公平仲裁举例\r\n5.4 主设备希望执行多次交易\r\n5.5 隐式总线仲裁\r\n5.6 总线停放\r\n5.7 请求／确认时序\r\n5.8 双主设备间的仲裁举例\r\n5.9 在复位（RST＃）时请求信号（REQ ＃）和确认信号（GNT)\r\n5.10 从插入式连接器的请求信号（REQ ＃）上拉\r\n5.11 损坏的主设备\r\n第6章 主设备与目标延迟\r\n6.1 第一次交易起动前的强制性延迟\r\n6.2 总线访问延迟\r\n6.3 2.1版前的设备可能是坏孩子\r\n6.4 防止主设备独占总线\r\n6.4.1 主设备必须在8个时钟周期内传送数据\r\n6.4.2 在最后数据传送之后的时钟周期使 IRDY＃失效\r\n6.4.3 延迟定时器防止主设备独占总线\r\n6.5 防止目标独占总线\r\n6.5.1 概述\r\n6. 5. 2 目标必须迅速传送数据\r\n6.5.3 在初始化时间的目标延迟\r\n6.5.4 延迟的交易\r\n6.6 报告改进了存储器写性能\r\n6.6.1 概述\r\n6.6.2 组合\r\n6 6 3 字节合并\r\n6.6.4 崩溃是禁止的\r\n6.7 存储器写最大完成限制\r\n6.8 交易顺序和死锁\r\n第7章 命令\r\n7.1 简介\r\n7.2 中断确认命令\r\n7.2.1 简介\r\n7.2.2 背景\r\n7.2.3 HOSVPCI桥中断确认的处理\r\n7.2.4 PCI中断确认交易\r\n7.2.5 PowerPC PReP中断请求的处理\r\n7.3 专用周期命令\r\n7.3.1 概述\r\n7.3.2 在软件控制下的专用周期生成\r\n7.3.3 专用周期交易\r\n7.4 IO读和写命令\r\n7.5 访问存储器\r\n7.5.1 目标支持批量命令是可选的\r\n7.5.2 Cache行容量寄存器与批量命令\r\n7.5.3 批量命令是可选的性能提升工具\r\n7.5.4 桥必须丢弃主设备役使用的预提取数据.\r\n7.5.5 写存储器\r\n7.5.6 关于存储器传送的更多信息\r\n7.6 配置读和写命令\r\n7.7 双地址周期\r\n7.8 保留的总线命令\r\n第8章 读传送\r\n8.1 关于读和写的一些基本规则\r\n8.2 奇偶校验\r\n8.3 单数据段读交易举例\r\n8.4 突发读交易举例\r\n8.5 在读或写期间字节使能的处理\r\n8.5.1 在进入数据段时出现的字节使能\r\n8.5.2 在每个数据段中字节使能可以改变\r\n8.5.3 没有有效字节使能的数据段\r\n8.5.4 具有有限字节使能支持的目标\r\n8.5.5 字节使能采样的规则\r\n8.5.6 可以忽略字节使能的情况\r\n8.6 读交易时的性能\r\n第9章 写传送\r\n9.1 单数据段写交易举例\r\n9.2 突发写交易举例\r\n9.3 写交易时的性能\r\n第10章 存储器和IO寻址\r\n10.1 存储器寻址\r\n10.1.1 起始地址\r\n10.1.2 在存储器突发时的寻址顺序\r\n10.2 PCI IO寻址\r\n10.2.1 不要合并处理器IO写\r\n10.2.2 概述\r\n10.2.3 由具有完整IO汉字的设备译码\r\n10.2.4 由具有8位或16位端口的设备译码\r\n10.2.5 未受支持的字节使能组合导致目标失败\r\n10.2.6 空的第一个数据段是合法的\r\n10.2.7 IO地址管理\r\n10.2.8 当IO目标不支持多数据段交易时\r\n10.2.9 原有的IO译码\r\n第11章 快速背靠背和步进\r\n11.1 快速背靠背交易\r\n11. 1. l 实现快速背靠背能力的决定\r\n11.1.2 情况且：主设备保证没有冲突\r\n11.1.3 情况2：目标保证没有冲突\r\n11. 2 地址／数据步进\r\n11.2.1 优点：减少的电流泄漏和交叉干扰\r\n11.2.2 为什么目标在步进过程中不能锁存地址\r\n112. 3 数据步进\r\n11.2.4 设备如何表示使用步进的能力\r\n11. 2. 5 设计者可以步进地址、数据、PAR(和PAR64）与 IDSEL\r\n11.2.6 连续的和离散的步进\r\n11. 2. 7 步进的缺点\r\n11.2.8 在步进过程中的预占\r\n11.2.9 损坏的主设备\r\n11.2.10 步进举例\r\n11. 2. 11 当不能使用步进时\r\n11. 2. 12 谁必须支持步进？\r\n第 12重 早期交易结束\r\n12.1 简介\r\n12.2 主设备起动的终止\r\n12.2.1 预占的主设备\r\n12.2.2 主设备失败：目标不能声明交易\r\n12.3 目标起动的终止\r\n12.3.1 STOP排信号将目标置于驱动者的地位\r\n12. 3. 2 在交接周期不允许 STOP＃\r\n12.3.3 连接断开\r\n12 3 4 重试\r\n12.3.5 目标失败\r\n12.3.6 在重试／连接断开后尽快重复请求\r\n12.4 目标起动的终止小结\r\n第13章 错误检测与处理\r\n13. l 状态位名称改变\r\n13.2 PCI奇偶校验简介\r\n13.3 PERR#信号\r\n13.4 数据奇偶校验\r\n13.4.1 数据奇偶校验的产生并在读交易检查\r\n13.4.2 数据奇偶校验的产生并在写交易检查\r\n13.4.3 数据奇偶校验报告\r\n13.4.4 从数据奇偶校验错恢复\r\n13.4.5 特殊情况：在专用周期的数据奇偶校验错\r\n13.4.6 没有 PERR＃要求的设备\r\n13.5 SERR＃信号\r\n13.5.1 地址段奇偶校验\r\n13 5 2 系统错\r\n第14章 中断\r\n14.1 向处理器发送中断的三种方法\r\n14.2 使用引脚与使用 MSI能力\r\n14. 3 单功能 pCI设备\r\n14.4 多功能 PCI设备\r\n14.5 INTX#引脚到系统板电路的连接\r\n14. 6 中断路由\r\n14.6.1 概述\r\n14.6.2 在PCI规范中推荐的路由\r\n14.6.3 BIOS知道中断电路布局\r\n14.6.4 专门设计的芯片组具有可编程中断路由设备\r\n14.6.5 中断路由信息\r\n14.7 中断路由表\r\n14.7.1 概述\r\n14.7.2 寻找中断路由表\r\n14.8 PCI中断是共享的\r\n14.9 挂起中断\r\n14.10 中断链\r\n14.10.1 概述\r\n14.10 2 步骤1：初始化中断的全部入口到虚设的处理程序\r\n14.10.3 步骤2：初始化嵌入式设备的全部人口\r\n14. 10.4 步骤 3：挂起嵌入式设备 BIOS例程的人口\r\n14.10.5 步骤4：执行扩展总线ROM扫描\r\n14.10.6 步骤5：执行PCI设备扫描\r\n14.10.7 步骤6：装载操作系统\r\n14.10.8 步骤7：操作系统装载和调用驱动程序的初始化代码\r\n14. 11 为每个中断级建立联系列表\r\n14.12 服务共享中断\r\n14.12.1 情况举例\r\n14.12.2 两个设备同时产生请求\r\n14.12.3 处理器被中断并请求向量\r\n14.12.4 执行第一个处理程序\r\n14.12.5 跳到联系列表中的下一个驱动程序\r\n14.12.6 跳到虚设的处理程序：控制返回被中断的程序\r\n14.13 隐式的优先级方案\r\n14. 14 中断与 PCI.PCI桥\r\n14. 15 消息信号中断（ MSI）\r\n14.15.1 简介\r\n14.15.2 MSI中断的优点\r\n14.15.3 MSI配置的基础\r\n14.15.4 产生MSI中断请求的基础\r\n14.15.5 桥如何处理存储器写\r\n14.15.6 当中断处理程序处理时存储器已经同步\r\n14.15.7 中断延迟\r\n14.15.8 MSI不是共享的\r\n14.15.9 MSI是一种新的能力类型\r\n14.15.10 MSI能力寄存器组的描述\r\n14. 15. 11 消息写操作能够具有损坏的结尾\r\n14.15.12 一些规定、建议\r\n第 15章 64位PCI扩展\r\n15. 1 64位数据传送与 64位寻址：独立的能力.\r\n15. 2 64位扩展信号\r\n15.3 在32位插入式连接器上的位卡\r\n15.4 在未使用时.上拉防止64位扩展的漂移.\r\n15.4.1 问题：32位的PCI连接器上的64位插卡\r\n15.4.2 64位插卡如何确定所安装插糟的类型\r\n15.5 64位数据传送能力\r\n15.5.1 只有存储器命令可以使用64位传送\r\n15.5.2 起始地址四字排列\r\n15.5.3 64位主设备与64位目标\r\n15.5.4 64位主设备与32位目标\r\n15.5.5 空数据段举例\r\n15. 5. 6 32位主设备与 64位目标\r\n15.5.7 执行一个 64位传送\r\n15.6 64位寻址\r\n15.6.1 寻址4GB以上的存储器\r\n15 6 2 简介\r\n15.6.3 64位寻址协议\r\n15.6.4 对负向泽码时序的影响\r\n15.6.5 对主设备失败时序的影响\r\n15.6.6 地址步进\r\n15.6.7 在单数据段交易中的 FRAME＃时序\r\n15.7 64位奇偶校验\r\n15.7.1 地址段奇偶校验\r\n15.7.2 数据段奇偶校验\r\n第 16章 66MHZ PCI的实现\r\n16.1 简介\r\n16.2 66MHZ使用 3.3V信号环境\r\n16.3 器件如何表示对66MHZ的支持\r\n16. 3. 1 66MHZ能力状态位\r\n16.3.2 M66EN信号\r\n16.3.3 时钟发生器如何设定其频率\r\n16.4 时钟必须是66MHZ吗？\r\n16.5 时钟信号源与路由\r\n16.6 停下时钟和改变时钟频率\r\n16.7 66MHZ器件如何确定总线速率\r\n16.8 具有独立总线的系统主板\r\n16.9 可获得的最大流通量\r\n16.10 电气特性\r\n16. 11 延迟规定\r\n16.12 66MHZ器件推荐的引脚排列\r\n16.13 增加更多的负载与／或加长总线\r\n16.14 插入式连接器的数目\r\n第17章 配置地址空间简介\r\n17.1 简介\r\n17.2 PCI设备与 PCI功能\r\n17. 3 三种地址空间： I／O、存储器与配置\r\n17.4 主桥不需要实现配置空间\r\n17.5 具有一个 PCI总线的系统\r\n第18章 配置交易\r\n18.1 谁执行配置？\r\n18. 2 总线结构\r\n18.2.1 简介\r\n18.2.2 情况1：目标总线是PCI总线0\r\n18.2.3 情况2：目标总线是PCI总线0的下级\r\n18.3 在 RST＃后必须在 2时钟之内对配置访问作出反应\r\n18.4 配置机构简介\r\n18.5 配置机构＃l（唯一的机构！）\r\n18.5.1 背景\r\n18.5.2 配置机构 ＃l描述\r\n18.5.3 专用周期的软件产生\r\n18.6 配置机构 ＃ 2（向下兼容）\r\n18.6. l 基本配置机构＃ 2\r\n18.6.2 配置空间使能CSE寄存器\r\n18.6.3 前向寄存器\r\n18.6.4 对主总线上同级桥的支持\r\n18.6.5 专用周期的产生\r\n18. 7 PowerPC PReP配置机构\r\n18.8 类型0配置交易\r\n18.8.1 地址段\r\n18.8.2 IDSEL的实现\r\n18.8.3 进入数据段.译码开始\r\n18.8.4 类型0配置交易举例\r\n18.9 类型1配置交易\r\n18. 9. l 描述\r\n18.9.2 专用周期请求\r\n18.10 目标设备不存在\r\n18. 11 允许配置突发交易\r\n18.12 不允许64位配置交易\r\n第19章 配置专存器\r\n19.1 配置首部区简介\r\n19.2 强制性的首部寄存器\r\n19.2. l 简介\r\n19.2.2 用于识别设备驱动程序的寄存器\r\n19.2.3 命令寄存器\r\n19.2.4 状态寄存器\r\n19.2.5 首部类型寄存器\r\n19.3 其他首部寄存器\r\n19.3.1 简介\r\n19.3.2 Cache行容量寄存器\r\n19.3.3 延迟定时器：时间片寄存器\r\n19.3.4 BIST寄存器\r\n19.3.5 基地址寄存器（BAR）\r\n19.3.6 扩展ROM基地址寄存器\r\n19.3.7 CardBus CIS指针\r\n19.3.8 中断引脚寄存器\r\n19.3.9 中断线寄存器\r\n19.3. 10 Min_Gut寄存器：时间片请求\r\n19. 3. 11 Max_Lat寄存器：优先级请求\r\n19.4 新能力\r\n19.4.1 配置首部空间不够大\r\n19.4.2 发现存在的新能力\r\n19.4.3 新能力列表看上去像什么\r\n19.4.4 AGP能力\r\n19. 4. 5 关键产品数据阿 PD）能力\r\n19.5 用户定义特征（UDF）\r\n第20章 扩展 ROM\r\n20.书节ROM的用途——用于引导过程的设备\r\n20. 2 RO M检测\r\n20. 3 RO M映射要求\r\n20.4 ROM内容\r\n20.4.1 多代码\r\n20.4.2 一种代码的格式\r\n20.5 初始化代码的执行\r\n20.6 开放固件简介\r\n20 6.1 简介\r\n20.6.2 通用设备驱动程序格式\r\n20.6.3 将资源列表传送到即插即用OS\r\n20. 7 关键产品数据 （ PD）\r\n20.7.1 在2.2版中从ROM移入配置空间\r\n20.7.2 规范2.1版中V PD的实现\r\n20.7.3 数据结构\r\n第21章 插入卡与连接器\r\n21.1 插入式连接器\r\n21. 1. 1 32与64位连接器\r\n21.1.2 3.3V与SV连接器\r\n21.1.3 通用卡\r\n21.1.4 共享槽\r\n21. 1. 5 Riser卡\r\n21.1.6 在插入式连接器上的侦测结果信号\r\n21.2 PME共和3.3Vaux\r\n21.3 插入卡\r\n21.3.1 3.3V、SV和通用卡\r\n21.3.2 长短格式卡\r\n21.3.3 小PCI（SPCI）\r\n21.3.4 器件层\r\n21.3.5 保持边界扫描链的完整\r\n21.3.6 插入卡的电源要求\r\n21.3.7 插入卡的最大电路长度\r\n21.3.8 每个共享信号一个负载\r\n第22章 热插拔IWI\r\n22.1 问题\r\n22.2 解决方案\r\n22.3 不改变适配器卡\r\n22.4 软件元素\r\n22. 4. l 概述\r\n22.4.2 系统起动\r\n22.5 硬件元素\r\n22. 5. l 概述\r\n22.5.2 提醒指示灯与可选的楷状态指示灯..\r\n22.5.3 选项——电源坏检测器\r\n22.5.4 选项——追踪系统电源使用情况\r\n22. 6 卡的拔插过程\r\n22.6.1 开关状态\r\n22.6.2 基本的卡拔出过程\r\n22.6.3 基本的卡插入过程\r\n22.7 静止卡与驱动程序\r\n22 7.1 概述...\r\n22. 7. 2 暂停一个驱动程序（可选）\r\n22.7.3 必须正确处理共享中断\r\n22.7.4 静止控制多个设备的驱动\r\n22.7.5 静止一个坏的卡\r\n22.8 驱动程序第一次访问卡\r\n22. 9 设备 RO M的处理\r\n22. 10 谁来配置卡？\r\n22. 11 存储器与／或 IO空间的有效利用\r\n22. 12 槽识别\r\n22.12.1 物理槽ID\r\n22.12.2 逻辑槽 ID\r\n22.12.3 PCI总线编号.设备编号\r\n22.12.4 转换槽 ID\r\n22. 13 插卡组\r\n22.14 原始请求\r\n22.15 关于昨1肪T＃的说明\r\n22.16 关于66MHZ的说明\r\n22.17 关于电源的说明\r\n22.17.1 槽电源要求\r\n22.17.2 卡连接到具有独立电源的设备\r\n第23章 电源管理\r\n23.1 在本章中电源管理简称为 P M\r\n23.2 PCI总线PM接口规范——但首先\r\n23.3 电源管理入门\r\n23.3. I PC PM基础\r\n23.3.2 当前的起始设计方案定义了总体电源管理\r\n23.3.3 PCI电源管理与ACPI\r\n23.4 PCI总线PM接口规范\r\n23.4.1 原有的PCI设备——无标准PM方法\r\n23.4.2 设备对PCI PM的支持（可选）\r\n23.4 3 发现功能的PM能力\r\n23.4.4 电源管理——PCI总线与PCI功能...\r\n23. 4. 5 总线 P M状态转换\r\n23.4.6 功能 PM状态\r\n23.4.7 PM寄存器详细描述\r\n23. 4. 8 P M事件的详细描述\r\n23.5 OS电源管理功能调用\r\n23.5.1 取得能力功能调用\r\n23.5.2 设置电源状态功能调用\r\n23.5.3 取得电源状态功能调用\r\n23.6 BIOS／POST在起动时的责任\r\n第24章 PCI-PCI桥\r\n24.1 可大可小的总线结构\r\n24.2 术语\r\n24.3 系统举例\r\n24.3.1 例一\r\n24 3 2 例二\r\n24.4 PCI.PCI桥：交通指挥\r\n24.5 延迟规则\r\n24.6 配置寄存器\r\n24.6.1 概述\r\n24.6.2 首部类型寄存器\r\n24.6.3 关于设备ID的寄存器\r\n24.6.4 总统编号寄存器\r\n24.6.5 命令寄存器\r\n24.6.6 状态寄存器\r\n24.6.7 底板／槽编号寄存器简介\r\n24.6.8 地址译码相关寄存器\r\n24.6.9 Cache行容量寄存器\r\n24. 6. 10 延迟定时寄存器\r\n24.6. 11 BIST寄存器\r\n24.6.12 中断相关的寄存器\r\n24.7 配置过程\r\n24.7.1 简介\r\n24.7.2 总线编号分配\r\n24.7.3 底板与糟编号分配\r\n24.7.4 地址空间分配\r\n24.7.5 IRQ分配\r\n24.7.6 显示配置\r\n24.8 配置与专用周期过滤\r\n24.8.1 简介\r\n24.8.2 专用周期交易\r\n24.8.3 类型1配置交易\r\n24.8.4 类型0配置访问\r\n24.9 中断确认处理\r\n24.10 具有负向译码特征的PCI.PCI桥\r\n24. 11 复位\r\n24. 12 仲裁\r\n24. 13 中断支持\r\n24.13.1 使用中断跟踪的设备\r\n24. 13. 2 使用M SI的设备\r\n24. 14 缓冲区管理\r\n24.14.1 存储器写与使失效命令的处理\r\n24.14.2 关于报告写缓冲区用法的规则\r\n24.14.3 多数据段专用周期请求\r\n24. 15 错误检测与处理\r\n24.15.1 概述\r\n24.15.2 处理地址段奇偶校验错\r\n24.15.3 读数据段奇偶校验错\r\n24.15.4 写数据段音偶校验错\r\n24.15.5 处理主设备失败\r\n24.15.6 处理目标失败\r\n24.15.7 放弃定时器时间溢出\r\n24. 15.8 在第二总线上处理 SERR＃\r\n第25章 交易顺序与死锁\r\n25.1 简单设备与桥的定义\r\n25.1.1 简单设备\r\n25.1.2 桥\r\n25.2 简单设备：顺序规则与死锁\r\n25.2.1 简单设备的顺序规则\r\n25.2.2 与简单设备有关的死锁\r\n25.3 桥：顺序规则与死锁\r\n25.3.1 简介、\r\n25.3.2 桥管理双向交通流量\r\n25.3.3 生产者／消费者模型\r\n25.3.4 一般顺序要求\r\n25.3.5 延迟的交易顺序要求\r\n25.3.6 桥顺序规则\r\n25.3.7 销定延迟的交易与报告写\r\n第 26章 PCI BIOS\r\n26.1 PCI BIOS的用途\r\n26.2 支持的OS环境\r\n26 21 概述\r\n26.2.2 实模式\r\n26.2.3 286保护模式（16：贿）\r\n26.2.4 386保护模式（32：32）\r\n26.2.5 今天的os使用平模式（：32）\r\n26.3 确定系统是否实现32位BIOS\r\n26.4 确定 32位 BIOS支持的服务\r\n26.5 确定32位BIOS是否支持PCI BIOS服务\r\n26.6 调用 PCI BIOS\r\n26.7 PCI BIOS存在调用\r\n第27章 销定\r\n27.12.2 规范重新定义锁定的用法\r\n27.2 要求锁定的情况\r\n27 2.1 概述\r\n27.2.2 EISA主设备起动的以主存储器为目标的锁定的交易系列\r\n27.2.3 处理器起动以EISA存储器为目标的锁定的交易系列\r\n27.2.4 可能的死锁情况\r\n27. 3 PCI解决方案：总线与资源锁定\r\n27. 3. I LOCK＃信号\r\n27.3.2 总线锁定：允许但不推荐\r\n27.3.3 资源锁定：推荐的解决方案\r\n27.4 64位寻址时 LOCK＃的使用\r\n27.5 锁定与延迟的交易\r\n27.6 锁定规则小结\r\n27.6.1 主设备实现规则\r\n27.6.2 目标实现规则\r\n第 28章 CompactPCI与PMC\r\n28.1 什么是ComnactPCI\r\n28.2 CompactPCI卡与PCI兼容\r\n28.3 基本PCI／ComoactPCI比较\r\n28.4 基本定义\r\n28.4.1 标准PCI环境\r\n28.4.2 无源底板\r\n28.4.3 连接器基础\r\n28.4.4 前和后面板IO简介\r\n28.4.5 CompactPCI卡简介\r\n28.4.6 系统卡\r\n28.4.7 周边卡\r\n28.5 设计规则\r\n28.5.1 连接器\r\n28.5.2 系统与周边卡设计规则\r\n28.5.3 前面板和前面板IO连接器\r\n28.5.4 底板设计规则\r\n28.5.5 后面板IO转换板\r\n28. 6 热切换能力\r\n28.6. 1 在 CompactPCIZ. l规范中添加 ENUM ＃信号.\r\n28.6.2 电气插入与拔出的不同阶段\r\n28.6.3 要求独立的时钟线\r\n28.6.4 三种层次的实现\r\n28.7 关于连接器编码键的电信应用问题\r\n28.8 PCI背卡（PMC）\r\n28.8.1 小尺寸可附加在CompactPCI卡上\r\n28 8 2 规范\r\n28.8.3 堆积高度与卡的厚度\r\n28.8.4 PMC卡的连接器部分\r\n28.8.5 前面板企口\r\n28.8.6 PMC连接器\r\n28.8.7 PMC后面板 IO映射到 3U后面板 IO\r\n28.8.8 PMC后面板 IO映射到6U后面板 IO\r\n附录——术语来\r\n\r\n插图索引\r\n1.1 pCI系统\r\n1.2 PCI总线连接的PCI设备\r\n2.1 突发数据传送举例\r\n2.2 典型 PCI交易\r\n3.1 沿一条信号线分布的设备负载\r\n3.2 高电平信号反射与加倍\r\n3.3 低电平信号反射与加倍\r\n3.4 CLK信号时序特性\r\n4.1 符合PCI的主设备信号\r\n4.2 符合PCI的目标设备信号\r\n4.3 CLKRU N＃信号用法\r\n4.4 ISA桥是典型的负向译码代理\r\n4.5 状态寄存器\r\n4.6 典型PCI时序图\r\n5.1 PCI总线仲裁器\r\n5.2 最大延迟配置寄存器\r\n5.3 仲裁机构举例\r\n5.4 两个主设备间的PCI总线仲裁\r\n6.1 访问延迟器件\r\n6.2 在任意数据段互IRDY＃无效的最大时间是8个时钟周期\r\n6.3 主设备延迟定时器是一个配置寄存器\r\n6.4 延迟交易举例\r\n7.1 典型PC模块图——单处理器\r\n7.2 PCI中断确认交易\r\n7.3 命令寄存器位的分配\r\n7.4 专用周期交易\r\n7.5 Cache行容量配置寄存器\r\n7.6 系统模块图举例\r\n8.1 单数据段读举例\r\n8.2 读交易\r\n8.3 优化读交易（无等待状态）\r\n9.1 单数据段写交易举例\r\n9.2 PCI写交易\r\n9.3 优化写交易（无等待状态）\r\n11.1 具有一个空状态的背靠背交易\r\n11.2 快速背靠背访问的仲裁\r\n11.3 命令寄存器位分配\r\n11.4 状态寄存器位分配\r\n11.5 地址与数据步进举例\r\n12.1 由于预占和主设备延迟定时器超时引起的主设备起动终止\r\n12.2 在单数据段交易上的主设备失败举例（注意：这不是一个专用周期）\r\n12.3 在多数据段交易上的主设备失败举例\r\n12.4 带有数据传送的连接断开 A——连接断开时 IRDY＃仍无效\r\n12万 带有数据传送的连接断开 B——连接断开时 IRDY＃已有效\r\n12.6 连接断开 l——当目标有效 STOP＃和无效 TRDY＃时. IRDY＃已有效.\r\n12.7 连接断开 2——当目标有效 STOP＃和无效 TRDY＃时. IRDY＃仍无效.\r\n12.8 IRDY ＃有效时收到的重试\r\n12.9 IRDY＃无效时收到的重试\r\n12.10 目标失败举例\r\n13.1 读交易的奇偶校验\r\n13.2 写交易的奇偶校验\r\n13.3 PCI设备的配置命令寄存器\r\n13.4 PCI设备的配置状态寄存器\r\n13.5 地址奇偶校验的产生／检查\r\n14.1 PCI逻辑设备的配置首部空间格式\r\n14.2 推荐的中断设计\r\n14.3 另一种中断布局\r\n14.4 在一些老机器（1993／199）中的典型设计\r\n14.5 推荐的PCI中断路由（当路由设备只有四个输入引脚时）\r\n14.6 共享中断模型\r\n14.7 单处理器PC\r\n14.8 设备MSI配置过程\r\n14.9 32位MSI能力寄存器组格式\r\n14.10 64位 MSI能力寄存器组格式\r\n14.11 消息控制寄存器\r\n15.1 64位和32位位连接器\r\n15.2 REQ64#信号路由\r\n15.3 64位主设备与64位目标之间的传送\r\n15.4 64位主设备与32位目标之间的传送\r\n15.5 与64位目标进行单数据段64位传送时序图\r\n15.6 与32位目标进行双数据段则位传送时序图\r\n15.7 32位主设备读取地址在4GB以上的数据\r\n15.8 进行64位数据传送的64位主设备读取地址在4GB以上的数据\r\n16.1 配置状态寄存器\r\n16.2 M66EN信号与 PCI时钟发生器的关系\r\n16.3 具有双主桥的系统\r\n16.4 33MHZ与66MHZ时序对比\r\n17. I PCI功能的基本配置地址空间格式\r\n17.2 具有一个PCI总线的系统\r\n18. l 典型的 PC系统结构图\r\n18.2 配置地址口 OCF8h\r\n18.3 同级 H.St／PCI桥\r\n18.4 配置空间使能（CSE）寄存器\r\n18.5 桥的设备泽码器\r\n18.6 设备 IDSEL引脚到上部 AD线的直接连接\r\n18.7 设备IDSEL引脚到上部AD线的电阻耦合\r\n18.8 在类型0配置访问的地址段中AD总线的内容\r\n18.9 类型0配置读访问\r\n18.10 类型 0配置写访问\r\n18.11 在类型 1配置访问的地址段 AD总线的内容\r\n18.12 类型1配置读访问\r\n18.13 类型1配置写访问\r\n18.14 状态寄存器\r\n19.1 PCI功能配置首部的格式\r\n19.2 类代码寄存器\r\n19.3 命令寄存器位分配\r\n19.4 状态寄存器位分配\r\n19.5 首部类型寄存器位分配\r\n19.6 BIST寄存器位分配\r\n19.7 存储器基地址寄存器位分配\r\n19.8 IO基地址寄存器位分配\r\n19.9 扩展ROM基地址寄存器位分配\r\n19.10 PCI状态寄存器\r\n19.11 新能力指针寄存器\r\n19.12 一个新能力列表人口的通用格式\r\n19.13 AGP能力寄存器组的格式\r\n19.14 VPD能力寄存器\r\n20.1 扩展 RO M基地址寄存器位分配\r\n20.2 首部类型0配置寄存器格式\r\n20.3 一个设备ROM中包含的多代码\r\n20.4 代码格式\r\n20.5 初始化代码人口的AL内容\r\n21.1 32位与64位连接器\r\n21.2 卡存在18号\r\n21.3 3.3V、SV和通用卡\r\n21.4 ISA／EISA单元扩展槽\r\n21.5 微通道单元扩展槽\r\n21.6 推荐的 PCI元件百间顺序\r\n22.1 热插拔硬件／软件元素\r\n23.1 OS、设备驱动程序、总线驱动程序、PCI寄存器和 ACPI的关系.\r\n23.2 OS将一个PCI功能恢复到全功率的举例\r\n23.3 OS在PCI总线上将全部功能掉电然后总线掉电的举例\r\n23.4 OS准备一项功能.在设备指定事件发生时将系统唤醒\r\n23.5 PCI配置状态寄存器\r\n23.6 PCI配置首部寄存器\r\n23.7 PCI电源管理能力寄存器组\r\n23.8 系统结构图\r\n23.9 总线电源管理状态转换\r\n23.10 PCI功能电源管理状态转换\r\n23.11 PCI功能的 PM寄存器\r\n23.12 只读电源管理能力（PMC）寄存器\r\n23.13 电源管理控制／状态（PMCSR）寄存器\r\n23.14 PM寄存器\r\n23.15 PCI.PCI桥支持扩展（PMCSR＿BSE）寄存器\r\n23.16 情况举例——振铃检测生成 PME\r\n23.17 PME ＃电路设计举例\r\n23.18 3.3Vaux存在检测与源选择逻辑\r\n24.1 基本桥术语\r\n24.2 系统举例—\r\n24.3 系统举例\r\n24.4 PCI.PCI桥的配置寄存器\r\n24.5 首部类型寄存器\r\n24.6 类代码寄存器\r\n24.7 命令寄存器\r\n24.8 桥控制寄存器\r\n24.9 第一接口状态寄存器\r\n24.10 第二状态寄存器\r\n24.11 底板与槽编号寄存器\r\n24.12 IO基寄存器\r\n24.13 IO限制寄存器\r\n24.14 IO过滤行为举例\r\n24.15 问题： ISA桥与 PCI.PCI桥驻留在同一 PCI总线上\r\n24.16 预提取存储器基寄存器\r\n24.17 预提取存储器限制寄存器\r\n24. 18 存储器映射 IO基寄存器\r\n24.19 存储器映射IO限制寄存器\r\n24.20 主席板\r\n24.21 底板和槽编号寄存器\r\n24.22 槽编号寄存器\r\n24.23 底板举例—\r\n24.24 底板举例二\r\n24.25 底板举例三\r\n24.26 系统举例\r\n24.27 在一个系统中的V GA和GFX显示适配器\r\n24.28 在同一总线上的两个适配器\r\n24.29 在不同总线上的两个适配器\r\n24.30 起始与目的总线\r\n24.31 延迟 IO或配置写通过桥\r\n24.32 报告写错误处理\r\n24.33 桥控制寄存器\r\n24.34 从第H总线传送 SERR＃到第一总线的策略\r\n24.35 第二状态寄存器\r\n25.1 具有PCI.PCI桥的系统\r\n25.2 生产者／消费者模型举例\r\n25.3 顺序规则 5举例\r\n25.4 顺序规则6举例\r\n25.5 顺序规则 7举例\r\n26.1 BI OS存在调用后的AL内容\r\n27.1 可能的死锁情况\r\n27.2 建立锁定\r\n27.3 尝试访问一个被锁定的目标\r\n27.4 系列的最后一个交易与锁定的释放\r\n28.1 典型的CompactPCI底板\r\n28.2 Compact PCI卡举例\r\n28.3 3U卡外形\r\n28.4 6U卡外形\r\n28.5 卡前面板举例\r\n28.6 3U底板\r\n28.7 具有模块电源连接器的 3 U底板\r\n28.8 典型的6U底板\r\n28.9 模块电源连接器\r\n28.10 槽2、3、4.5的共享时钟分配\r\n28.11 PCI信号的H极管端接\r\n28.12 后面板 IO转换卡\r\n28.13 PMC卡侧视图\r\n28.14 PMC卡连接器及其安装在兰卡上的视图\r\n\r\n表格索引\r\n1 PC系统结构图书系列\r\n1.1 PCI主要特点\r\nl.2 本书所基于的文件\r\n4.1 字节使能在数据通道和当前寻址的双字空间的映射.\r\n4.2 在数据段字节使能的泽码\r\n4.3 PCI接口控制信号\r\n4.4 Cache侦测结果信号\r\n4.5 64位扩展\r\n4.6 边界扫描信号\r\n4.7 PCI信号类型\r\n5.1 总线状态\r\n6.1 访问延迟器件\r\n7.1 PCI命令类型\r\n7.2 规范中定义的消息类型\r\n7.3 读命令的参考用法\r\n10.1 存储器突发地址顺序\r\n10.2 IO寻址举例\r\n1.11 资格要求\r\n12.1 目标起动的终止小结\r\n14.1 硬连接到中断引脚寄存器的值\r\n14.2 X86 PC平台的中断线寄存器的值\r\n14.3 PCI中断路由表\r\n14.4 PCI中断路由表中槽入口的格式\r\n14.5 ISA中断向量\r\n14.6 中断优先级方案\r\n14.7 消息控制寄存器的格式与用法\r\n16.1 66MHZ能力位设置组合\r\n16.2 66MHZ时序参数\r\n18.1 EISA PC IO空间用法\r\n18.2 从C00h到 CFFFh IO范围内的 IO空间\r\n19.1 定义的类代码\r\n19.2 类代码外版本 l.0）\r\n19.3 类代码1：大容量存储控制器\r\n19.4 类代码2：网络控制器\r\n19.5 类代码3：显示控制器\r\n19.6 类代码4：多媒体设备\r\n19.7 类代码5：存储器控制器\r\n19.8 类代码 6：桥设备\r\n19.9 类代码7：简单通信控制器\r\n19.10 类代码8：基系统周边\r\n19.11 类代码 9：输入设备\r\n19.12 类代码 A：安装台\r\n19.13 类代码B：处理器\r\n19.14 类代码C：串行总线控制器\r\n19.15 类代码D：无线控制器\r\n19.16 类代码E：智能IO控制器\r\n19.17 类代码 F：卫星通信控制器\r\n19.18 类代码10H：加密／解密控制器\r\n19.19 类代码llH：数据采集和信号处理控制器\r\n19.20 IDE编程接四字节译码的定义\r\n19.2.1 命令寄存器位分配\r\n19.2.2 状态寄存器位分配\r\n19.2.3 BIST寄存器位分配\r\n19.2.4 当前分配的能力ID\r\n19.25 AGP状态寄存器（偏移地址 CAP＿PTR十4)\r\n19.26 AGP命令寄存器（偏移地址 CAP＿ PTR＋ 8）\r\n19.27 VDP数据结构的基本格式\r\n19.28 识别字符串标签的格式\r\n19.29 VPD- R描述器的格式\r\n19.30 读或读／写关键字人口的通用格式\r\n19.31 只读VPD关键字列表\r\n19.3.2 扩展能力（CP）关键字格式\r\n19.33 校验和关键字格式\r\nl9.34 VPD.W描述器的格式\r\n19.35 读／写VPD关键字列表\r\n19.36 VPD列表举例\r\n20.1 PCI扩展 ROM首部格式\r\n20.2 在ROM首都中的PC兼容处理器／结构数据区\r\n20.3 PCI扩展ROM数据结构格式\r\n20.4 VPD解释器格式\r\n20.5 推荐单元\r\n20.6 一定条件推荐单元\r\n20.7 其他单元\r\n20.8 VDP数据结构举例\r\n21. 1 PCI插入卡弓脚\r\n21.2 插卡电源要求指示卡存在信号\r\n21.3 要求的电源电流源容量（每连接器）\r\n22.1 主要热插拔软件元素介绍\r\n22.2 主要热插拔硬件元素\r\n22.3 槽识别器\r\n22.4 原始请求\r\n22.5 槽电源要求\r\n23.1 PC PM的主要软件／硬件元素\r\n23.2 当前设计起始文件定义的系统 P M状态\r\n23.3 当前设备级 PM状态的定义、\r\n23.4 当前的设备 PM状态的简述\r\n23.5 省缺设备类型PM状态\r\n23.6 PCI总线PM状态的基本描述\r\n23.7 总线电源管理（ PM）状态\r\n23.8 引起桥的 P M状态与第二总线 P M状态的关系\r\n23.9 DO电源管理策略\r\n23.10 DI电源管理策略\r\n23.11 D1电源管理策略\r\n23.12 m热电源管理策略\r\n23.13 m冷电源管理策略\r\n23.14 功能状态转换的描述\r\n23.15 功能状态转换延迟\r\n23.16 PMC寄存器位分配\r\n23.17 PM控制／状态寄存器（PMCSR）位分配\r\n23.18 数据寄存器译码\r\n23.19 PMCSRBSE寄存器位分配\r\n23.20 3.3Vaux使能系统的 DC操作环境\r\n24.1 桥必须检测和处理的交易类型\r\n24.2 命令寄存器位分配\r\n24.3 桥控制寄存器位分配\r\n24.4 槽编号寄存器组\r\n24.5 IBM PC和 XT IO地址空间用法\r\n24.6 IO地址举例\r\n24.7 PCI设备接受的地址范围分配\r\n24.8 槽编号寄存器组\r\n24.9 槽编号寄存器位分配\r\n24.10 桥的V GA控制位组的影响\r\n24.11 在两条总线上可能检测到的配置交易\r\n24.12 目标编号至AD线映射（IDSEL使能）\r\n24.13 具有PCI.PCI桥的插卡的中断路由\r\n24.14 必须通过桥的写操作奇偶校验错\r\n24.15 主设备失败下的桥行为\r\n24.16 桥控制寄存器丢弃定时器位\r\n25.1 且生产者／消费者情况举例的详细描述\r\n25.2 顺序规则26.1 32位BIOS数据结构\r\n26.2 PCI BIOS功能请求代码\r\n28.1 Compact PCI与标准PCI\r\n28.2 无源底板N素\r\n28.3 基本连接器用法\r\n28.4 Compact PCI连接器引脚编号与 IEC 1076引脚编号\r\n28.5 连接器 JI／PI引脚\r\n28.6 连接器 JZ／PZ 64位 PCI引脚（也用于 32位系统板）\r\n28.7 连接器 JZ／PZ后面板 IO引脚（注： BP（ IO）一后面板 IO）\r\n28.8 Comp.tPCI超集信号\r\n28.9 每个插卡连接器要求的终端排电阻\r\n28.10 插卡上使用信号要求的终端排电阻\r\n28.11 电源规格\r\n28.12 IEC 603.2模块电源连接器\r\n28.13 系统槽到周边槽的时钟分配（8槽底板）\r\n28.14 目标卡映射到上级 AD线\r\n28.15 AD线到 IDSEL互连\r\n28.16 REQ＃／GNT＃底板信号路由\r\n28.17 PCI中断线的底板路由\r\n28.18 底板的地理图形地址编码\r\n28.19 PMC P4连接器（用户 IO）至u3U Compact PCI JZ（后面板 IO）\r\n28.20 PMC P4连接器（用户 IO）映射到 6U Compact PCI J3和 J4（后面板IO)\r\n28.21 PMC P4连接器（用户 IO）映射到6U Compact PCI J3（后面板 IO）