VHDL数字系统设计与高层次综合 (2010 年度畅销榜NO.14453 )

全书内容共分8章。第1，2，3章介绍了集成电路设计中的基本概念、语言程序基础和基本逻辑单元的VHDL模型；第4，5章介绍了数字系统的系统级设计和数字系统寄存器的传输级设计；第6，7章介绍了数字系统高层次综合及具体实例；第8章介绍了部分VHDL工具软件的使用。另外，附录A列举了常用的IEEE VHDL标准程序包，附录B列举了常用的VHDL语句样例，以方便读者快速查阅。本书可作为大专院校电子类高年级本科生和研究生学习VHDL语言的教科书和参考书，也可以为广大从事集成路设计的工程技术人员提供相关的技术参考。\r\n

第1章 集成电路设计中的基本概念\r\n\r\n1.1 集成电路设计方法分类\r\n1.1.1 正向设计与反向设计\r\n1.1.2 自顶向下的设计和自底向上的设计\r\n1.2 集成电路设计流程\r\n1.2.1 集成电路设计流程的概念和作用\r\n1.2.2 集成电路设计的一般流程\r\n1.3 集成电路设计的表示方法\r\n1.4 传统与现代集成电路设计的比较\r\n1.4.1 传统与现代集成电路设计方法的比较\r\n1.4.2 传统与现代集成电路设计流程的比较\r\n1.5 VHDL在电子系统硬件设计中的优点\r\n\r\n第2章 VHDL语言程序基础\r\n\r\n2.1 VHDL语言程序的结构\r\n2.1.1 VHDL语言程序设计的基本单元及其构成\r\n2.1.2 VHDL语言构造体的基本子结构\r\n2.1.3 VHDL的设计资源\r\n2.2 VHDL程序的描述方法\r\n2.2.1 VHDL的数据类型与运算符\r\n2.2.2 VHDL语言构造体的3种描述方式\r\n2.2.3 VHDL语言的基本描述语句\r\n\r\n第3章 基本逻辑单元的VHDL模型\r\n\r\n3.1 组合逻辑电路设计\r\n3.1.1 基本逻辑门设计\r\n3.1.2 编、译码器与选择器\r\n3.1.3 加法器和求补器\r\n3.1.4 三态门及总线缓冲器\r\n3.2 时序电路设计\r\n3.2.1 时钟信号和复位信号\r\n3.2.2 触发器\r\n3.2.3 寄存器\r\n3.2.4 计数器\r\n3.3 存储器\r\n3.3.1 存储器描述中的一些共性问题\r\n3.3.2 ROM（只读存储器）\r\n3.3.3 RAM（随机存储器）\r\n3.3.4 FIFO（先进先出堆栈）\r\n\r\n第4章 数字系统的系统级设计\r\n\r\n4.1 构造系统的算法模型\r\n4.2 构造算法模型的简单举例\r\n4.2.1 并串转换电路的算法模型\r\n4.2.2 移位乘法器的算法模型\r\n4.2.3 考虑时序关系的算法模型\r\n4.3 构造算法模型时需要注意的问题\r\n4.3.1 时序检查\r\n4.3.2 选取适于综合的模型构造风格\r\n4.3.3 处理复位的方法\r\n4.3.4 时分复用\r\n4.4 系统级算法模型设计举例——简单的4模块系统\r\n\r\n第5章 数字系统的寄存器传输级设计\r\n\r\n5.1 寄存器传输级的电路模型\r\n5.2 数据路径设计\r\n5.2.1 系统级的组合逻辑电路设计\r\n5.2.2 组合逻辑电路的行为域数据流模型\r\n5.2.3 组合逻辑电路的门级结构域综合\r\n5.2.4 组合逻辑电路设计方法小结\r\n5.3 控制单元设计\r\n5.3.1 有限状态机控制器设计\r\n5.3.2 微代码控制器设计\r\n5.4 超级精简指令集计算机（URISC）\r\n5.4.1 URISC处理器结构\r\n5.4.2 URISC处理器的控制\r\n5.4.3 URISC处理的状态序列和指令周期\r\n5.4.4 URISC系统\r\n5.4.5 在寄存器级设计URISC处理器\r\n5.4.6 URISC处理器中的微代码控制器\r\n5.4.7 URISC处理器的硬连线控制器\r\n\r\n第6章 数字系统的高层次综合\r\n\r\n6.1 数字系统高层次综合概述\r\n6.1.1 高层次综合的概念\r\n6.1.2 高层次综合的意义\r\n6.1.3 高层次综合的主要内容\r\n6.1.4 高层次综合的流程\r\n6.2 高层次综合的准备工作\r\n6.2.1 系统的算法级设计\r\n6.2.2 内部表示转化\r\n6.2.3 确定约束条件\r\n6.3 算子调度\r\n6.3.1 算子调度的基本概念\r\n6.3.2 ASAP和ALAP调度与时间特性评估\r\n6.3.3 表格调度算法\r\n6.3.4 分枝与边界调度算法\r\n6.3.5 力量引导调度算法\r\n6.3.6 算子的多周期调度与级联调度\r\n6.4 资源分配\r\n6.4.1 资源分配的概念\r\n6.4.2 资源分配的“贪婪”算法\r\n6.4.3 基于距离的资源分配算法\r\n6.4.4 资源分配的全通图算法\r\n6.5 寄存器分配\r\n6.5.1 寄存器分配的基本概念\r\n6.5.2 寄存器分配的方法\r\n6.6 连线网络的生成\r\n6.6.1 连线网络简述\r\n6.6.2 总线形式的连线网络\r\n6.6.3 点对点形式的连线网络\r\n6.7 控制码和控制器的设计\r\n6.7.1 控制码的生成\r\n6.7.2 控制码的优化\r\n6.7.3 控制器设计\r\n6.8 高层次综合的性能评估\r\n6.8.1 性能评估简述\r\n6.8.2 时间与频率特性评估\r\n6.8.3 资源代价评估\r\n6.8.4 寄存器代价评估\r\n6.8.5 连线网络代价评估\r\n6.8.6 控制器代价评估\r\n\r\n第7章 VHDL行为设计与高层次综合实例\r\n\r\n7.1 设计任务说明\r\n7.1.1 设计要求\r\n7.1.2 设计环境\r\n7.2 行为级设计与仿真\r\n7.2.1 功能模块划分\r\n7.2.2 各功能模块的行为级设计及其VHDL描述\r\n7.2.3 行为级仿真\r\n7.2.4 由行为级描述得到的系统评估\r\n7.3 高层次综合与综合结果仿真\r\n7.3.1 数据控制流图\r\n7.3.2 算子调度\r\n7.3.3 资源分配\r\n7.3.4 连线网络\r\n7.3.5 控制器与控制码\r\n7.3.6 高层次综合结果的VHDL描述及仿真\r\n7.4 行为级设计与高层次综合结果比较\r\n7.5 总结\r\n\r\n第8章 部分VHDL工具软件使用指南\r\n\r\n8.1 集成电路EDA工具概述\r\n8.1.1 集成电路EDA工具的主要领域\r\n8.1.2 集成电路EDA工具的构成\r\n8.2 ActiveVHDL使用指南\r\n8.2.1 ActiveVHDL概貌\r\n8.2.2 ActiveVHDL的基本设计流程\r\n8.2.3 一个实际操作ActiveVHDL的例子\r\n8.3 MaxplusII 使用指南\r\n8.3.1 MAXPULS II概貌\r\n8.3.2 MAXPLUS II基于VHDL语言的基本设计流程\r\n8.3.3 一个实际操作MAXPLUS II的例子\r\n\r\n附录A IEEE标准程序包\r\n\r\nA.1 std_logic_1164程序包（多值逻辑体系）\r\nA.2 std_logic_arith程序包（基本算术运算）\r\nA.3 std_logic_unsigned程序包（无符号向量的算术运算）\r\nA.4 std_logic_signed程序包（有符号向量的算术运算）\r\n\r\n附录B VHDL常用语句样例\r\n\r\nB.1 类型声明语句(Type Declaration)\r\nB.2 子类型声明语句(Subtype Declaration)\r\nB.3 包声明语句(Package Declaration)\r\nB.4 实体语句(Entity Statement)\r\nB.5 结构语句（Architecture Statement）\r\nB.6 进程语句(Process Statement)\r\nB.7 元件声明语句(Component Declaration)\r\nB.8 元件例化语句(Component Instantiation)\r\nB.9 条件信号赋值语句(Conditional Signal Assignment)\r\nB.10 选择信号赋值语句(Select Signal Assignment)\r\nB.11 条件判断语句(If Statement)\r\nB.12 条件选择语句(Case Statement)\r\nB.13 FOR循环语句(For...loop Statement)\r\nB.14 WHILE循环语句(While...loop Statement)\r\nB.15 循环生成语句(For...generate Statement)\r\nB.16 条件生成语句(If...generate Statement)\r\n\r\n参考文献